IEDM2025セッション18では321層3D‑NANDやMoワードライン、BONトンネル層、FeNAND・NC‑NANDなど最新技術が発表。サムスン・ハイニックス・Micronが牽引し、キオクシアの遅れも浮き彫りに。新材料導入と低電圧化のロードマップを総括し、次世代AI時代に適合するNANDフラッシュの展望を解説。
- 半導体デバイス国際学会 ”IEDM2025” に見る NANDフラッシュメモリ最新動向を斬る
- Session 18 — NAND Technology の概要
- 各発表詳細
- 18‑1: Integration Scheme and Device Characterization of 321‑Layer 3D‑NAND Combining Vertical Stack‑up and Lateral Scaling
- 18‑2: Mass‑Producible Molybdenum‑Integrated High‑Speed 3D‑NAND for Enhanced Scalability and Reliability in 9th‑Generation V‑NAND
- 18‑3: Implementation of Isolated Charge‑Trap Nitride (CTI) in 176‑Layer Production‑Scale 3D‑NAND for Improved Vth Distribution and Retention
- 18‑4: Bandgap‑Engineered Boron Oxynitride (BON) Tunneling Layer for Improved Erase Efficiency and Reliable PLC Operation
- 18‑5: Mass‑Producible Multi‑Site NAND with Oval Cell and Channel‑Cut Structure for Fast, Reliable, and Power‑Efficient 5‑Bits/Cell Operation
- 18‑6: Low‑VPGM Vertical GAA FeNAND via Gate‑Stack Engineering and Experimental Evaluation of Read‑Disturb and Cell‑to‑Cell Interference at Scaled WL Pitch
- 18‑7: Highly Reliable FeNAND with 2 nm IGZO Charge‑Trap Layer and In‑Situ N2 Doping in MISFIS Gate Stack for Endurance and Retention Enhancement
- 18‑8: Ultrathin‑Mo‑Enabled NC‑CTF Integration with Sub‑3.5 nm HZO and TiO2 Interface Band Engineering for Scalable High‑MW NC‑NAND
- 総括
半導体デバイス国際学会 ”IEDM2025” に見る NANDフラッシュメモリ最新動向を斬る
2025年12月6日から10日まで、世界最高峰の半導体デバイス国際学会 IEDM2025 (International Electron Devices Meeting) が開催される。毎年、最前線の半導体デバイス研究成果が発表される場であり、今年もNANDフラッシュメモリの最新技術が注目を集める。
IEDM 2025プログラムはこちら👉https://www.ieee-iedm.org/
Session 18 — NAND Technology の概要
Session 18 — NAND Technology では、3D‑NANDの極端な垂直積層や横方向スケーリング、ワードラインやゲートスタックにおける新材料の導入（Mo、BON、HZO、IGZOなど）、チャージトラップ層やトンネル層の分離・バンドエンジニアリング、さらにFeNAND／NC‑NANDといった新アーキテクチャの量産性・信頼性評価が取り上げられる。合計8件の発表で構成されており、共通テーマは「スケーリングを継続するための材料・界面設計」と「量産適用性の検証」である。
特に、読み出し妨害（RD; Read Disturb）やセル間干渉（C2C; Cell to Cell interference）、膜や界面の長期信頼性が主要課題として浮き彫りになった。
今回の発表は 韓国勢（Samsung、SK hynix、KAIST）、米国 Micron の発表で占められ、キオクシアは本セッションでは番外となり酸化物半導体セッションで1件となった。結果として、サムスン、ハイニックス、Micronの3社がNAND技術を牽引している構図が明確になり、キオクシアはロードマップ的に1世代以上遅れていることが学会でも浮き彫りになった。
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各発表詳細
18‑1: Integration Scheme and Device Characterization of 321‑Layer 3D‑NAND Combining Vertical Stack‑up and Lateral Scaling
垂直積層と横方向スケーリングを組み合わせた321層3D‑NANDの集積手法とデバイス特性評価：SK hynix
- 概要：業界最高の321層スタックを「3‑Plug」統合で実現。横方向スケーリングも併用しセル密度を向上。
- 技術的要点：深堀りエッチングとプラグ充填均一化、応力管理、膜剥離防止、熱履歴設計。
- 示唆と課題：ダイ効率＋44%など面積効率改善が大きい一方、歩留まり低下リスクと工程再現性が課題。
18‑2: Mass‑Producible Molybdenum‑Integrated High‑Speed 3D‑NAND for Enhanced Scalability and Reliability in 9th‑Generation V‑NAND
量産対応を実現したモリブデン（Mo）ワードライン統合による高速度・高スケーラビリティの9世代V‑NAND：Samsung Electronics
- 概要：従来のWからMoへ材料転換。低抵抗・フッ素フリーで量産適合性を実証。
- 技術的要点：Moの成膜・CMP適用性、絶縁膜との接着性、フッ素レス工程設計。
- 示唆と課題：WLスケーラビリティ拡張に有効だが、CMPや接合抵抗制御などプロセス最適化が必要。
18‑3: Implementation of Isolated Charge‑Trap Nitride (CTI) in 176‑Layer Production‑Scale 3D‑NAND for Improved Vth Distribution and Retention
176層プロダクションスケールに実装した隔離型チャージトラップナイトライド（CTI）によるVth分布と保持性の改善：SK hynix
- 概要：チャージトラップ層を局在化するCTIを導入。Vthばらつき縮小、保持性能改善。
- 技術的要点：側壁ポケット成膜の均一性、チャージ分散抑制、干渉低減。
- 示唆と課題：多層化・多値化を支える現実的アプローチだが、側壁工程のばらつき管理と熱処理制御が重要。
18‑4: Bandgap‑Engineered Boron Oxynitride (BON) Tunneling Layer for Improved Erase Efficiency and Reliable PLC Operation
バンドギャップ設計を施したBoron Oxynitride（BON）トンネル層による消去効率向上とPLC動作の信頼性確保：KAIST; Samsung Electronics
- 概要：SiONの代替としてBONを採用。消去効率と保持性を両立。
- 技術的要点：バンド配置設計（低VB offset／高CB offset）、高温耐性、界面欠陥管理。
- 示唆と課題：PLC動作の信頼性を大幅改善。量産では成膜均一性と界面欠陥低減が課題。
18‑5: Mass‑Producible Multi‑Site NAND with Oval Cell and Channel‑Cut Structure for Fast, Reliable, and Power‑Efficient 5‑Bits/Cell Operation
楕円セルとチャネルカット構造を用いた量産対応マルチサイトNANDによる高速・低消費電力な5ビット／セル動作：SK hynix
- 概要：楕円セル＋チャネルカットで物理分割し、5ビット/セルを実現。
- 技術的要点：Vthステート分散、内部セル干渉制御、ECC最適化。
- 示唆と課題：高密度化と低消費電力化を両立するが、ECC負荷増大やコントローラ適合性が課題。
18‑6: Low‑VPGM Vertical GAA FeNAND via Gate‑Stack Engineering and Experimental Evaluation of Read‑Disturb and Cell‑to‑Cell Interference at Scaled WL Pitch
ゲートスタック最適化による低VPGM動作を実現した垂直GAA型FeNANDとスケーリング時の読み出し妨害・セル間干渉の実測評価：Micron Technology
- 概要：サブ15Vで約12VのMWを実現。WLピッチ縮小でRD3倍、C2C7倍増加を実測。
- 技術的要点：ゲートスタック材料・ジオメトリ・バイアス戦略の最適化。
- 示唆と課題：低電圧高MWは魅力だが、RD/C2C対策が実用化の分岐点。
18‑7: Highly Reliable FeNAND with 2 nm IGZO Charge‑Trap Layer and In‑Situ N2 Doping in MISFIS Gate Stack for Endurance and Retention Enhancement
MISFISゲートスタックに組み込んだ2 nm IGZOチャージトラップ層とin‑situ N₂ドーピングによるFeNANDの耐久性・保持性強化：KAIST; Samsung Electronics; Hanyang University
- 概要：2 nm IGZO層＋N₂ドーピングで保持・耐久改善。
- 技術的要点：酸素空孔抑制、バンドオフセットによる電荷損失低減、MISFIS構造の安定性。
- 示唆と課題：10年保持、80kサイクル耐久を達成。量産化には膜厚制御と歩留まり評価が必須。
18‑8: Ultrathin‑Mo‑Enabled NC‑CTF Integration with Sub‑3.5 nm HZO and TiO2 Interface Band Engineering for Scalable High‑MW NC‑NAND
超薄Mo電極とサブ3.5 nm HZOを用いたNC‑CTF統合戦略：TiO2界面バンド設計と酸化物半導体で実現するスケーラブル高MW NC‑NAND：KAIST; Samsung Electronics; Hanyang University
- 概要
超薄Mo電極とサブ3.5 nm厚のHZOを組み合わせたNC（ネガティブキャパシタンス）‑CTF統合戦略を提示。TiO2によるBO/CTL界面のバンドエンジニアリング、酸化物半導体の採用で3D統合時の熱安定性を確保しつつ広いMWと低VPGMを両立。 - 技術的要点
- HZOの厚み・相構造管理がNC発現の肝。
- 超薄Moの導電性と接触抵抗、TiO2界面層の信頼性が重要。
- 酸化物半導体の熱安定性により3Dスタック内の工程適合が可能。
- 示唆と課題
NC‑CTFは低電力で大MWを狙える有力路線だが、極薄層の均一性、界面状態、長期耐久性が量産化のハードル。
総括
- 材料・界面制御が中心課題
Mo、BON、IGZO、HZO、TiO₂といった新材料の導入は、3D‑NANDのさらなるスケーリングを可能にする一方で、熱・化学安定性、界面欠陥、成膜均一性といった新たな評価項目を増やす。量産適合性を確保するためには、材料制御と工程再現性の検証が不可欠となる。 - スケーリングの副作用
FeNANDやNC‑NANDは大きなメモリウィンドウ（MW）と低電圧化を実現できる有望技術だが、WLピッチ縮小に伴う読み出し妨害（RD）やセル間干渉（C2C）、チャネル薄化による保持損失など、新たな課題が顕在化している。 - 量産移行の指標
工程再現性、歩留まり、長期保持・耐久の実データ、ECCや回路補正の必要度が導入判断の主要軸となる。研究成果が商用化に直結するかどうかは、これらの指標で評価される。 - 今後の展望
フィジカルAI時代に向けて、低電圧・低消費電力のメモリデバイスは必須。従来NANDが約20Vの高電圧を必要とするのに対し、FeNANDやNC‑NANDは低電圧動作を可能にするため、次世代AI向けストレージとして適合性が高い。大容量化と低消費電力化を両立する3D FeNAND／NC‑NANDの展開に注目が集まる。 - 付記
以上の観点で、IEDM2025のセッション18‑NAND Technologyを聴講すると、より深掘り考察できるであろう。
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