IBMが世界初のサブ1nm半導体を発表｜0.7nm技術「ナノスタック」とAI半導体の未来

米IBMは2026年6月25日（現地時間）、半導体業界の新時代を切り拓く大型発表を行いました。世界初のサブ1ナノメートル（0.7nm＝7オングストローム）半導体チップ技術「ナノスタック（Nanostack）」の開発に成功したと公表。爪先ほどのサイズに約1,000億個のトランジスターを集積し、2021年発表の2nmチップ比で最大50%の性能向上、または最大70%のエネルギー効率向上を実現します。既存の微細化が物理的限界に近づくなか、3次元に積層する新アーキテクチャは次世代AI半導体の未来を担う技術として世界中から大きな注目を集めています。

IBMのサブ1nmノード・ウェーハ（Credit: IBM）
※ 画像はIBM Newsroomより。

発表の概要――ナノメートルの壁を超えた「オングストローム時代」の幕開け
「ナノスタック」とは何か――3次元積層がもたらすパラダイムシフト
VLSI 2026での実証――「動作する」ことを実験的に確認
製造パートナーと量産ロードマップ――Rapidus・TSMC・Samsungとの関係
量産への壁――High NA EUVとアルバニー研究施設
AI半導体への影響――消費電力とSRAM密度が鍵
IBMの半導体イノベーション史とナノスタックの位置づけ
参考記事
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発表の概要――ナノメートルの壁を超えた「オングストローム時代」の幕開け

IBMは米国ニューヨーク州ヨークタウン・ハイツから発表を行い、0.7nm（7オングストローム）ノードにおける新トランジスター・アーキテクチャの実証に成功したと明らかにした。同日開催の国際学会「VLSI 2026」でも関連論文を発表し、技術の実証性を公に示した。

「ノード名称」が実際の物理寸法を意味しなくなって久しいが、IBMの0.7nmとは製造世代の名称であり、チャネル層の実際の厚みは約5nm（シリコン原子約15個分）とされる。それでもオングストローム（0.1nm）スケールの設計が必要となるこの領域は、文字通り「原子の大きさに近づく」次元での加工技術を要求する。

表1：IBMチップ世代比較（2nmノード vs サブ1nmナノスタック）
項目	2nmノード（2021年）	サブ1nm ナノスタック（2026年）
ノード名称	2nm	0.7nm（7オングストローム）
トランジスター密度	約5,000億/cm²	約1,000億個/爪先サイズ（約2倍）
アーキテクチャ	ナノシート（GAA）	ナノスタック（3D積層）
性能向上（対2nm比）	—	最大 +50%
省エネ向上（対2nm比）	—	最大 ▲70%
SRAMスケーリング改善	—	▲40%（約10年で最大）
ロードマップ	2026年頃から量産開始（Rapidus等）	早ければ5年以内に量産見込み

「ナノスタック」とは何か――3次元積層がもたらすパラダイムシフト

従来の半導体微細化は、トランジスターをX軸・Y軸の2次元平面で縮小することで密度を高めてきた。IBMが今回発表した「ナノスタック（Nanostack）」は、これにZ軸（垂直方向）を加えた3次元逐次集積（3D Sequential Integration）を採用する、業界初のナノシートベース・トランジスター設計だ。

具体的には、2枚のシリコン・ウェーハをそれぞれ独立して加工し、超薄膜誘電体を介してウェーハ間を接合（ウェーハ・ボンディング）。上下2層のトランジスターを「段違い（staggered）」に配置することで、同一面積に2倍近くの素子を収める。さらに、各層ごとに異なる半導体チャネル材料を使用できるため、N型FETとP型FETをそれぞれ個別に最適化でき、性能と消費電力を層単位でチューニングすることが可能になった。

IBMのリサーチ・ディレクターでIBMフェローのジェイ・ガンベッタ（Jay Gambetta）氏は次のように述べている。「ナノスタックにより、単にトランジスターを小型化するのではなく、チップの製造方法そのものを再定義し、飛躍的な性能とエネルギー効率の向上を実現します。」

IBMのサブ1nmノード・チップ（Credit: IBM） — IBMのサブ1nmノード・チップ。爪先サイズに約1,000億個のトランジスターを集積（Credit: IBM）

VLSI 2026での実証――「動作する」ことを実験的に確認

研究発表はラボ内でのシミュレーションにとどまらず、三つの実験的検証により物理的製造可能性と実動作を確認済みだ。

超薄膜誘電体ボンディング――CMOS集積化における欠陥の少ないウェーハ接合を実証。
デュアル・チャネル・エンジニアリング――上下層で異なる材料を使った二重チャネル設計を確認。
CMOSインバーターの動作実証――デジタル論理回路の基本素子が期待通りのスイッチング動作を示した。

さらにVLSI 2026では、ナノスタック・アーキテクチャを用いたSRAMのセルサイズが約40%縮小されることを発表した（Chen Zhang et al., “Area and Performance of Staggered-Channel Nanostack SRAM Bitcells”, VLSI 2026）。これは半導体業界で約10年ぶりの最大規模のSRAM改善とされ、高帯域幅メモリを大量消費するAIアクセラレーターの設計効率を大幅に引き上げる成果として評価されている。

⚠ 技術用語メモ：現代の「ノード名称」は実際の物理寸法を意味しない。IBMの「0.7nm」はトランジスター世代の呼称であり、実際のチャネル層の厚みは約5nm（シリコン原子約15個分）。従来の「ナノシート（GAA：Gate-All-Around）」は2017年にIBMが発明し、現在はTSMC（N2）・Samsung（SF2/SF3）・Intelが採用。ナノスタックはその3次元進化形に当たる。

製造パートナーと量産ロードマップ――Rapidus・TSMC・Samsungとの関係

IBMは自社で大量生産を行うファウンドリではない。半導体製造事業は2015年にGlobalFoundriesへ売却済みで、現在は研究開発とIP供与に特化している。ナノスタックも同様で、IBMの発表によれば「製造パートナーは後日公表する」とし、ガンベッタ氏は当面の優先課題を「2nmナノシート技術のパートナーへの展開支援」と位置付けた。

量産見通しは「早ければ5年以内」（2031年頃）とされるが、過去の事例が示す通り楽観は禁物だ。IBMが2021年に発表した2nmチップは、5年を経てようやくTSMC（N2）やSamsung（SF2）が量産段階を迎えつつある。ナノスタックも同様の普及曲線を辿る可能性が高い。

表2：IBMナノスタック技術の主要ステークホルダー
企業・機関	役割・ステータス
IBM（米国）	ナノスタック技術の発明・研究開発。量産はファウンドリパートナーに供与
Rapidus（日本）	IBMの2nmナノシート技術を北海道千歳工場で量産化中。ナノスタックへの展開を期待
TSMC（台積電）	IBMのGAA技術を独自発展させN2でナノシート量産中。ナノスタックの商業採用は未定
Samsung（韓国）	GAA技術をSF2で量産。ナノスタック採用パートナーの有力候補
Intel（米国）	IBMのGAA技術を参照しIntel 18Aプロセスを開発中（リスク生産フェーズ）
ASML（オランダ）	High NA EUV露光装置を開発・供給。サブ1nmに不可欠な次世代リソグラフィー
Lam Research（米国）	IBMとHigh NA EUVプロセス・先端ドライレジスト（Aether）を共同開発
東京エレクトロン（TEL）	IBMと20年以上の協業実績。High NA EUV向けプロセス・装置を共同開発
SCREENセミコンダクターソリューションズ（日本）	High NA EUV向け洗浄・プロセス装置の開発パートナー

特に日本企業との連携が目立つ。東京エレクトロン（TEL）は20年以上にわたるIBMの研究パートナーであり、SCREENセミコンダクターソリューションズはHigh NA EUV向けプロセス装置の開発で貢献している。Rapidusもナノスタックの主要供与先候補として注目される。

量産への壁――High NA EUVとアルバニー研究施設

ナノスタックの実用化に不可欠なのが、ASMLが開発したHigh NA EUV（高NA極端紫外線）露光装置だ。現行のEUV装置と比べてより高精細な回路パターンを描画でき、サブ1nmノードで安定した歩留まりを確保するために必須とされる。ただし1台あたり数億ドル規模とされる高コストが普及の壁であり、TSMCでさえ導入に慎重な姿勢を示してきた経緯がある。

IBMはニューヨーク州アルバニーの「Albany NanoTech Complex」でナノスタックの研究を推進しており、同施設には2026年内にもHigh NA EUV装置が導入される見通しだ。同装置の到着により、実際のプロセス統合と歩留まり改善に向けた次のフェーズが始まる。

ナノスタックのTEM（透過電子顕微鏡）断面画像（Credit: IBM） — ナノスタックのTEM（透過電子顕微鏡）断面画像。積層されたトランジスター構造が確認できる（Credit: IBM）

AI半導体への影響――消費電力とSRAM密度が鍵

ナノスタックが最も大きなインパクトをもたらすと見られるのがAIアクセラレーター分野だ。IBMの研究ブログによれば、7オングストローム・プロセスで製造したAIアクセラレーターは、現行品の約7倍の処理性能を達成できると試算されている。

SRAMの40%縮小も重要な意味を持つ。現代の高性能AIチップにおいて、SRAM（スタティック・ランダム・アクセス・メモリ）はプロセッサに近接した高速キャッシュとして機能し、チップ面積の大部分を占める。このSRAMが大幅に縮小できれば、同一チップ面積でより多くのキャッシュを搭載でき、AIモデル推論時のメモリ帯域幅ボトルネックを緩和できる。NVIDIAのBlackwellシリーズや次世代Rubin等、データセンター向けAIチップへの波及効果も期待される。

IBMの半導体イノベーション史とナノスタックの位置づけ

IBMは1960年代の初期半導体から現代の最先端ノードまで、半導体技術の節目ごとに先駆的な研究成果を上げてきた。直近では2017年にGAA（Gate-All-Around）トランジスター「ナノシート」を発明し、その技術がTSMC・Samsung・Intelに採用されるという形で業界標準を塗り替えた実績がある。

「ナノスタック」はそのナノシートを3次元へ進化させたものだ。IBMはさらに、世界初の量子専用ファウンドリー「Anderon（アンデロン）」の設立計画も同時期に発表しており、量子コンピューティングと先端半導体の両軸で研究開発を加速する姿勢を鮮明にしている。

📌 半導体業界への示唆：ムーアの法則の終焉が語られて久しいが、ナノスタックはZ軸への拡張という新たな打ち手を示した。Imec等の業界ロードマップが「GAA複数世代の後、CFET（相補型FET）へ移行」と描くなかで、ナノスタックはCFETへの橋渡しとなる設計思想とも解釈できる。今後の量産展開とパートナー選定が、2030年代の先端半導体勢力図を大きく左右する可能性がある。

IBMが世界初のサブ1ナノメートル半導体チップ技術「ナノスタック」を発表